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DDR2 時(shí)鐘測試 數據信號測試

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所在地: 直轄市 北京
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發(fā)布時(shí)間: 2023-12-14 11:30
最后更新: 2023-12-14 11:30
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相關(guān)的列地址被選中之后,將會(huì )觸發(fā)數據傳輸,但從存儲單元中輸出到真正出現在內存芯片的 I/O 接口之間還需要一定的時(shí)間(數據觸發(fā)本身就有延遲,還需要進(jìn)行信號放大),這段時(shí)間就是非常**的 CL(CAS Latency,列地址脈沖選通潛伏期)。CL 的數值與 tRCD 一樣,以時(shí)鐘周期數表示。如 DDR3-800,時(shí)鐘頻率為 100MHz,時(shí)鐘周期為 10ns,如果 CL=2 就意味著(zhù) 20ns 的潛伏期。CL只是針對讀取操作。

由于芯片體積的原因,存儲單元中的電容容量很小,信號要經(jīng)過(guò)放大來(lái)保證其有效的識別性,這個(gè)放大/驅動(dòng)工作由S-AMP負責,一個(gè)存儲體對應一個(gè)S- AMP通道。但它要有一個(gè)準備時(shí)間才能保證信號的發(fā)送強度(事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷),從數據I/O總線(xiàn)上有數據輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始,數據即已傳向S-AMP,也就是說(shuō)此時(shí)數據已經(jīng)被觸發(fā),經(jīng)過(guò)一定的驅動(dòng)時(shí)間終傳向數據I/O總線(xiàn)進(jìn)行輸出,這段時(shí)間我們稱(chēng)之為 tAC(Access Time from CLK,時(shí)鐘觸發(fā)后的訪(fǎng)問(wèn)時(shí)間)。

                      圖中標準CL=2,tAC=1

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